交叉点阵列结构的阻变存储器有望作为高密度的存储级内存，并替代DRAM。然而，交叉点阵列中的互连电阻造成了导线上的电压降问题，导致了阵列中不均匀的有效电压分布和写延迟分布，即使是在同一行或同一列上。这种现象在小尺寸、大规模的阵列中尤为显著。由于一个内存区域的写入延迟由其最慢的写入单元所决定，传统的按行进行区域划分和寻址的方案没有充分考虑交叉点阵列中不均匀的写延迟分布。

实验室博士生汪承宁等人在冯丹教授的指导下，提出了一种基于大规模交叉点阵列的阻变存储器的写入方法。该方法通过选择最短的电压降路径来降低目标单元的写入延迟；通过基于有效电压分布梯度的区域划分，以减小各个区域内部单元之间写入延迟的差异，从而减小各区域的写入延迟；通过一种编址与寻址方案，在物理地址和阻变存储器单元的位置之间建立映射，使得写入延迟随着物理地址递增，并使用并行电路来加速寻址过程；通过一种特定的电压偏置模式，将写0与写1操作重叠，开发行级并行，加速写入与数据交换操作。阵列级和系统级的评测表明，和现有方案相比，该方法能有效地降低每个区域的写入延迟，减小内存访问延迟，提升系统性能。

该研究成果以论文“DAWS: Exploiting Crossbar Characteristics for Improving Write Performance of High Density Resistive Memory”收录在2017年第35届IEEE计算机设计国际会议（IEEE International Conference on Computer Design（ICCD））中。ICCD是计算机体系结构领域重要的国际学术会议。