信息存储系统教育部重点实验室 English Version

博士生张扬的论文被DAC 2017录用

点击次数:发布时间:2017-10-24 17:01作者:

实验室博士生张扬的论文“A Novel ReRAM-based Main Memory Structure for Optimizing Access Latency and Reliability”被第54届设计自动化会议(54th Design Automation Conference, DAC 2017, EDA领域的顶级会议)作为长文全文录用。

随着工艺制程的降低,DRAM的能耗会持续增大并且难以使用高密度的电容,DRAM的可拓展性达到了瓶颈。新型的非易失性存储器(PCM, STT-RAM, ReRAM)由于具有高访问速度、高密度、低空闲能耗、高可拓展性等优点,很有希望取代DRAM。其中ReRAM的可拓展性更高、能耗更低,被认为是最有希望取代DRAM的存储器。ReRAM因为其独特的crossbar结构,可以被构建成极高的密度。但是crossbar结构带来了额外的挑战:①crossbar结构导致了IR drop问题,增大了RESET延迟(性能瓶颈),降低了阵列的可靠性,并且在ReRAM bank内部导致了不一致的访问延迟;②写数据模式严重影响着crossbar ReRAM阵列的访问延迟和可靠性。

为了克服crossbar ReRAM的这两个挑战,博士生张扬在冯丹教授的指导下,在电路层,提出了一种双端写驱动的电路设计(DSWD),通过在bitline的两端都应用写驱动,减小了bitline上的IR drop路径,缓解了IR drop问题,降低了RESET延迟,提升了可靠性;在体系结构层,提出了一种区域划分和地址重映射机制来利用ReRAM bank内部不一致的访问延迟,通过将热数据映射到快区域,将冷数据映射到慢区域,极大地降低了访问延迟,此外,在快区域中提出了一种基于延迟的翻转机制,来减少每次写操作中往crossbar阵列快区域中写入0的个数,进一步降低了RESET延迟,在慢区域中提出了一种基于可靠性的翻转机制,来增加每次写操作中往crossbar阵列慢区域中写入0的个数,来限制电流泄露,提升阵列可靠性。实验结果显示我们的方案能提升30.3%的系统性能,降低25.9%的访问延迟。

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